대만 파운드리 회사 TSMC도 3nm 초미세 공정 차질 생겨 주요 고객사들의 로드맵 수정 불가피할 전망 [갓잇코리아 / 한혜준 기자]대만의 파운드리 기업 TSMC에서도 최근 3nm 공정 수율 문제가 생겼다는 외신의 보도가 잇따랐다. TSMC의 5nm 공정을 적용한 AMD ZEN 4에 이어 향후 출시될 예정이었던 3nm 공정 ZEN 5의 출시에 대한 전망이 흐려졌다. 22일 대만 IT전문매체 디지타임스 등은 “TSMC가 3나노 공정 수율 확보에 어려움을 겪으며 기존 기술 로드맵을 여러 차례 수정했고, 3나노 수율 문제가 지속되면 고객사들이 5나노 공정 노드 사용을 연장할 수 있도록 했다”며 “TSMC가 공식적으로 3nm 공정 지연을 인정한 적은 없다”고 덧붙였다. TSMC는 지난해 3nm 공정 ‘N3’ 양산을 발표하고 최근에는 생산 비용을 낮춘 공정 ‘N3E’을 공개했다. IT 전문 매체 톰스하드웨어는 “TSMC는 3nm에서도 핀펫 공정을 유지하기로 했는데, 이번 외신의 보도를 통해 핀펫으로는 만족스러운 수율을 달성하기 매우 어렵다는 것을 알 수 있다”고 분석했다. TSMC는 내년 1분기부터 애플 신제품에 3nm 공정이 적용된 칩을 공급할 예정이었다. TSMC에 반해, 삼성 파운드리는 3nm 공정에 새로운 기술인 게이트올어라운드(GAA) 기술을 도입했다. 3nm 정도로 공정이 미세해지면 전류의 흐름을 통제하는 것이 기술의 승부처라 할 수 있다. 전류 흐름 통제 기술 중 하나인 전류 차단 공정에서 핀펫과 GAA 기술의 차이가 생긴다. 이 전류 차단 공정은 3nm 반도체의 성패를 가르는 중요한 사항이다. 한편 업계에서는 대만의 대표적인 친 TSMC 매체 디지타임스가 TSMC 수율 문제를 보도했다는 점에 대해서 주목했다. 디지타임스는 삼성전자의 기술력은 깎아내리고 TSMC는 높게 평가했던 전례가 있는 매체이기 때문이다. 실제로 이번 보도에서도 삼성전자의 견제도 빠지지 않았는데, TSMC뿐만 아니라 삼성전자 또한 3nm 공정 수율 확보가 험난하다고 전했다. 삼성전자는 올해 상반기 중 3nm 공정 양산에 돌입한다고 밝혔다.
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